國家知識產(chǎn)權(quán)局信息顯示，長鑫存儲技術(shù)有限公司申請一項名為“半導體結(jié)構(gòu)及制備方法”的專利，公開號CN 118829192 A，申請日期為2023年4月。

專利摘要顯示，本公開實施例涉及半導體領(lǐng)域，提供一種半導體結(jié)構(gòu)及制備方法，半導體結(jié)構(gòu)包括：基底，基底內(nèi)具有沿第一方向延伸的位線；半導體柱，半導體柱位于基底內(nèi)，半導體柱與位線電連接；半導體柱包括溝道區(qū)以及位于溝道區(qū)兩側(cè)的兩個摻雜區(qū)，兩個摻雜區(qū)的其中一摻雜區(qū)與位線電連接；溝道區(qū)在兩個摻雜區(qū)的每一摻雜區(qū)的正投影均位于每一摻雜區(qū)內(nèi)字線字線沿第二方向延伸，字線位于基底內(nèi)，字線環(huán)繞溝道區(qū)；存儲結(jié)構(gòu)，存儲結(jié)構(gòu)位于基底上，存儲結(jié)構(gòu)與兩個摻雜區(qū)的另一摻雜區(qū)電連接；其中，第一方向與第二方向相交。公開的半導體結(jié)構(gòu)至制備方法至少可以提高集成電路的存儲密度。